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模擬FPGA調(diào)試軟件承諾加快高速設(shè)計(jì)
模擬設(shè)備已經(jīng)發(fā)布了一個(gè)基于fpga的基準(zhǔn)設(shè)計(jì)與軟件和HDL代碼,降低了設(shè)計(jì)風(fēng)險(xiǎn)的高速系統(tǒng)將JESD204B-compatible轉(zhuǎn)換器。
稱(chēng)為JESD204B Xilinx收發(fā)機(jī)調(diào)試工具,它支持312.5 mbps到12.5 gbps JESD204B數(shù)據(jù)轉(zhuǎn)換器到fpga串行數(shù)據(jù)接口和Xilinx公司,7系列fpga和zynq - 7000所有可編程soc。
它可以在沒(méi)有成本與ADI轉(zhuǎn)換器和提供了一個(gè)芯片上,二維統(tǒng)計(jì)eyescan,幫助設(shè)計(jì)師的雷達(dá)陣列,軟件定義無(wú)線(xiàn)電和其他高速系統(tǒng)更快速驗(yàn)證信號(hào)完整性的JESD204B數(shù)據(jù)轉(zhuǎn)換器到fpga設(shè)計(jì)使用千兆收發(fā)器。
“模擬設(shè)備JESD204B Xilinx收發(fā)機(jī)調(diào)試工具提供eyescanning芯片上,可以改進(jìn)測(cè)試和測(cè)量過(guò)程由統(tǒng)計(jì)學(xué)確定信號(hào)完整性FPGA中,”納拉亞南Revathi高速I(mǎi) / O產(chǎn)品經(jīng)理,賽靈思公司。“其他技術(shù)探測(cè)的外面包裝和獲得信號(hào)的FPGA之前被處理的自動(dòng)增益控制和Xilinx扳平比分的方法產(chǎn)生的塊,阿迪一個(gè)更準(zhǔn)確的結(jié)果,利用Xilinx收發(fā)器芯片上的eyescan功能允許開(kāi)發(fā)人員監(jiān)控信號(hào)完整性和設(shè)計(jì)裕度在FPGA中的JESD204B鏈接。”
阿迪的參考設(shè)計(jì)收集數(shù)據(jù)直接從芯片上的Rx保證金分析特性在7系列核心和管理數(shù)據(jù)IBERT的作品在本地FPGA中或一個(gè)手臂的雙核cortex - a9推出多處理器內(nèi)核處理器、顯示數(shù)據(jù)在一個(gè)HDMI監(jiān)控或以太網(wǎng)遠(yuǎn)程監(jiān)控站。
通常,其他掃描工具測(cè)量信號(hào)的芯片外,需要付出昂貴的測(cè)試和測(cè)量設(shè)備或傳輸數(shù)據(jù)回了JTAG查看主機(jī)上/開(kāi)發(fā)個(gè)人電腦在實(shí)驗(yàn)室。
選擇掃描工具通常測(cè)量高速數(shù)據(jù)鏈接通過(guò)生成一個(gè)偽隨機(jī)比特流(PRBS),檢查位正確性在一個(gè)封閉的開(kāi)發(fā)環(huán)境。
這種方法不能描述如何設(shè)計(jì)是執(zhí)行或如果它可能失敗的邊緣。
阿迪的參考設(shè)計(jì)措施聯(lián)系實(shí)際JESD204B魯棒性使用串行數(shù)據(jù)跑到FPGA。這個(gè)用“活”數(shù)據(jù)使得信號(hào)保真度要監(jiān)視即使設(shè)計(jì)已經(jīng)部署在字段,它允許實(shí)時(shí)和預(yù)見(jiàn)性維護(hù)了產(chǎn)品的生命。
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